第四代双倍数据率同步动态随机存取存储器(Double-Data-Rate Fourth Generation Synchronous Dynamic Random Access Memory),简称为DDR4,是一种高带宽的电脑存储器规格。它属于SDRAM家族的存储器产品,是自1970年DRAM开始使用以来,现时最新的存储器规格,旨在全面取代旧有的存储器规格。

DDR4DDR4

DDR4-SDRAM提供比DDR3/DDR2-SDRAM更低的供电电压以及更高的带宽,但由于电压标准、物理界面等诸多设计与DDR3-SDRAM等的不一致,因此DDR4-SDRAM与前代DDR3/DDR2/DDR等一样,不会向下兼容。现时,超微以及英特尔都表明2014年推出的处理器产品中有部分已经开始支持DDR4-SDRAM。2014年第二季度已经有带有ECC校验功能的产品推出市场,无ECC校验功能的型号预期会在2014年第三季度推出。

发展历史

JEDEC,存储器标准的主体制定组织,在2005年时已经着手DDR3 SDRAM的继任标准,此时离DDR3标准亮相的2007年还有2年。DDR4的高层级架构原定计划在2008年完成。

2007年开始就有DDR4标准的一些早前信息被公开,2008年8月份于旧金山举行的英特尔开发者论坛(IDF)上,一位来自奇梦达的出席演讲嘉宾提供了更多关于DDR4的公开信息。当年关于DDR4的描述中,DDR4将使用30奈米制程、1.2伏的运行电压、常规总线时钟频率速率在2133MT/s而“发烧级”的有3200MT/s、在2012年推出市场、在2013年它的运行电压将改进至只有1伏。

后来,在2010年于东京举行的MenCon(一个电脑存储器工业的大会)上,由JEDEC主导的题为“Time to rethink DDR4”的技术展示中,更多的DDR4技术数据被公布。当时以“New roadmap: More realistic roadmap is 2015”为题公布DDR4存储器标准的新时间线,使不少媒体站点报导DDR4的发布将会或已定好推迟至2015年。然而早在2011年初,三星电子、海力士已制造出并公布全球首支DDR4-SDRAM存储器模块工程样品,这个时间刚好是原定计划上,而且存储器厂商也开始准备进行DDR4 SDRAM颗粒、模块的大规模商业化生产以达到计划2012年推出市场的目标。

预期计划DDR4在2013年的DRAM市场上获得5%的市场占有率,大约2015年普及并占有50%的市占率。然而到2013年,DDR4的市场普及计划被延期至2016年或以后。DDR3至DDR4的市场普及过渡将比DDR2过渡至DDR3的要长上不少,而DDR3花了大约5年才从市场占有率上超过DDR2。在这个层面上,是由于现时升级DDR4 SDRAM需要连带电脑系统的一些部件(如主板CPU)一并更换而致的。

2009年2月,三星电子放出消息确认40奈米制程的DRAM芯片已成功流片,成为DDR4发展的关键一步。自2009年开始,DRAM的制程仅开始迁移至50奈米。2011年1月,三星电子宣布他们已经完成2GB的DDR4 DRAM模块的制造和测试,并公布全球首支DDR4 SDRAM模块,其DDR4 DRAM颗粒基于30至39奈米之间的制程,数据传输率为2133MT/s,运作电压在1.2V,使用了漏极开路(Open Drain)技术(从制造GDDR图形存储器的工艺改造而来)并且表现出比同规格DDR3模块低40%的耗电量。

三个月以后(即2011年4月),海力士宣布运作于2400MT/s数据速率的2GB DDR4存储器模块面世,运作电压同样在1.2V,也采用30至39奈米的制程(未具体指明),另外他们还预期在2012年下半年开始大批量生产。DDR4的半导体制程预期计划是需要30奈米或更小长度的制程,预期将在2012年至2014年之间完成这个转变。

2012年5月,美光科技宣布他们将在2012年后期使用30奈米制程生产DRAM及闪存颗粒。

在2012年7月,三星电子宣布试制业界首支16GB的寄存式双列直插存储器模块(registered dual inline memory modules,RDIMM),采用DDR4 SDRAM颗粒,用于企业级服务器系统。

2012年9月,JEDEC宣布DDR4 SDRAM的最终规格,正式成为DDR3 SDRAM的后继存储器标准。起始数据发送率由2133MT/s起跳,上限暂定为4266MT/s。

2014年4月,海力士宣布他们已经开发出世界上首支并且存储密度最高的128GB的DDR4 SDRAM存储器模块,基于使用20奈米制程级别的8Gb DDR4颗粒。该模块工作于2133MT/s,位宽64位,数据带宽为17GB/s。海力士预计2015年开始DDR4 SDRAM投入商业化,2016年将成为主流标准。

未来市场发展

2013年4月,一名新闻作家对国际数据集团(IDG)旗下的国际数据信息(IDC)的关于DDR4 SDRAM制造生产的相关调查发表看法。其中指出,随着便携式运算平台以及相关设备的日益普及——它们都使用性能较低但极低功耗的存储器,传统桌面型运算平台的市场增长缓慢,以及存储器厂商市场份额的巩固以及制造流程业务的集成(即存储器颗粒以及存储器模块的制造同属于存储器厂商的业务,如三星电子),这些就意味着RAM行业的利润空间将十分低下。结果就是他们会寻求保费定价的方式来保证营业利润,以支持庞大的研发费用以向市场推出新技术,但是要做到这样是十分困难的,而且市场容量已转移至其它领域上;根据iSupply的报导指出,SDRAM制造商和芯片组开发者在某种程度上处于“进退两难的境地”,“没有人会为DDR4的产品发补贴,而制造商如果没有得到补贴的话那么它们的DDR4产品将不能获利”。市场情绪的转变在于桌面型运算平台,而由英特尔、超微制造的支持DDR4的芯片组、处理器产品,可能会引领新一轮的存储器市场增长。

支持产品

实际可支持DDR4存储器的主板处理器产品也将于2014年面世,包括英特尔超微将于2014年下半年发布的处理器产品。超微在2014年发布的“Hierofalcon”系统芯片(SoC)开始支持DDR4存储器。而英特尔早在2014年Haswell-E的路线图上计划支持DDR4,2014年底发布的“Haswell-E”核心之处理器将是英特尔首款支持DDR4 SDRAM的产品。

2014年8月下旬,英特尔发布了支持DDR4内存,基于Haswell-E/EP核心的Core i7-5900/5800处理器系列以及配套的X99芯片组,支持四通道内存技术。是全球首款支持DDR4内存的处理器。

性能提升

与DDR3 SDRAM相比,DDR4 SDRAM拥有更高的时钟频率速率以及数据传输速率,初期支持2133至4266MT/s的数据传输率,而现行的DDR3,JEDEC制定的标准也仅从800至1600MT/s,后期才扩展至2133MT/s,非标准的也只有规格强大但产量较少的2400MT/s。而且,在性能提升的前提下,还比DDR3 SDRAM拥有更好的功耗表现,得益于更高的存储器颗粒制程以及DDR4只有1.05V至1.2V的供电电压(DDR3的为1.2V至1.65V),最大电流值仅和DDR3相当。对于服务器市场,还提供Banks切换特性,但也就这样使得服务器用DDR4存储器与桌面版本的DDR4存储器从物理层面上就无法互用。

技术细节

新技术使用最高1.2V的存储器模块供电电压,,最大字线电压峰值2.5V(VPP),相对地,DDR3的模块供电电压为1.5V,2013年发布的技术说明中,DDR4最低供电电压为1.05V。DDR4的数据传输率也从2133MT/s起跳,最高速率在2013年的标准中暂定为4266MT/s,由于当时已有一些超频版DDR3存储器模块已能上探至2133MT/s的数据传输率,因此为了与DDR3拉开性能差距而将最低数据传输率定为2133MT/s。Techage报导三星电子于2011年制造的DDR4 SDRAM存储器模块的工程样品中,CAS延时值为13个时钟周期,与DDR3的相比,延时值增长幅度和DDR2升级至DDR3时差不多。

相较于DDR3,一个rank单元内的bank单元数量增长至16个(4个bank选择比特),每个DIMM模块最高拥有8个rank单元。

传输协议还有些以下改变:

  • 命令/地址总线上新增奇偶校验
  • 数据总线反转(与GDDR4以后的显示存储器类似)
  • 数据总线新增CRC校验
  • DIMM模块上的各个DRAM是独立编程的,使得它们可以更好地由片上终端控制

DDR4为提升数据存储密度,达到预定的容量目标,可能选择硅穿孔制程或其它3D堆栈制程。DDR4的规格中一开始也包含有标准的3D堆栈制程,最大的堆栈层数可达一颗DRAM颗粒8层芯片堆栈封装。X-bit Labs预料如果采用这样高成本的高规格制程,将会导致高密度DDR4颗粒的价格非常的昂贵。存储器预取依旧是8n带bank组群,包括两个或4个可选择的bank组群。另外在服务器平台上,还可选可切换存储器bank的功能。

2008年一本关于半导体制程的书籍《Wafer Level 3-D ICs Process Technology》受到了关注,无标明制程的模拟电子组件,例如电荷泵浦(charge pump)以及稳压器,另外额外的电路“可允许增加一定的特定带宽,但这样会消耗更多的晶圆面积”。这样的例子有CRC错误校验、片上终端、突发式硬件(burst hardware)、可编程管线、低阻抗,以及对感测放大器的需求越来越多(由于低工作电压而导致的位线的电平会有下降的可能)。该书的作者也指出,这样的结果导致存储器数组本身用到的晶圆面积占存储器芯片的面积比,随着时间推移,下降至SDRAM、DDR芯片的70%至78%,DDR2的47%,DDR3的38%,DDR4更可能低至30%以下。

DDR4规格中也为x4、x8、x16等存储器设备(对应容量2、4、8、16Gib等)定义了标准。

命令编码

尽管运行方式与前代的DDR3、DDR2等基本相同,而DDR4还是相对于前几代SDRAM的命令格式上作出了修改。一个新命令信号“/ACT”用来指示激活(open row,开行)命令。

激活命令需要比任何其它的命令更多的地址比特数(在一个8Gb的部分需要18列地址比特数),因此当 /ACT 命令处于高电平时其高比特是闲置时,标准的“/RAS”、“/CAS”以及“/WE”信号是和地址比特的高位共用的。先前已编码的一个激活命令是不使用 /RAS=L、/CAS=H 以及 /WE=H 这样的组合的。

就如以往的SDRAM编码,A10被用于选取命令变体:自动预充电访问命令,和对单个bank单元与全部bank单元预充电命令的选取。它也选取ZQ校准命令的两个变体。

另外,A12被用作请求突发突变(burst chop):在 4 transfers 进行以后截断一个 8-transfer 突发。尽管直到8个传输时间过去之前bank仍然处于忙碌状态并且其他命令不可用,不同的bank可供访问。

同样,bank的地址数量也被大幅提升。每个DRAM里有4个bank选取比特可用来选取多达16个bank单元:两个bank地址比特(BA0、BA1),和两个bank组群比特(BG0、BG1).当在同一个bank组群中访问不同的bank单元时会有另外的时间限制;在不同的bank组群中,访问一个bank比以往的更快。

另外,3个芯片层选取信号(C0、C1、C2),允许最多8个堆栈式芯片层封装于一块DRAM封装上。这可以更有效地充当3个以上的bank单元选取比特,使选取总数达到7(可以定位128个bank单元)

DDR4命令编码
/CSBGn, BAn/ACTA17A16
/RAS
A15
/CAS
A14
/WE
A13A12A11A10A9–0命令
H— x —无选取(无操作)
LbankL行地址启动(激活):打开一行
LxHxHHH— x —无操作
LxHxHHLxlongxZQ校准
LbankHxHLHxBCxAP读取(BC=burst chop,突发突变)
LbankHxHLLxBCxAP写入(AP=auto-precharge,自动预充电)
LxHxLHH— x —(未分配,保留)
LxHxLHLxHx对所有bank单元进行预充电
LbankHxLHLxLx对某个bank单元进行预充电
LxHxLLH— x —刷新
LregisterH0LLL0数据模式暂存集合(Mode register set,MR0–MR6)

注:X比特数是“无需留意”的,但一定要有一个代表“0”和“1”的有效电压级别。

旧有的标准传输率仅为1600、1866、2133以及2400MT/s(12/15,14/15,16/15以及18/15GHz的时钟频率速率,双倍数据率),2666和3200MT/s(20/15以及24/15GHz的时钟频率速率)也有提供,但当时的规格尚未落定。

设计考量

美光科技的DDR4研发团队发布了一些集成电路(IC)以及印刷电路板(PCB)的关键设计要点:

集成电路设计:

  • VrefDQ测定校准(DDR4“要求VrefDQ测定校准要由控制器来运行”);
  • 新式寻址调度解决方案(“bank组群”,ACT_n取代RAS#、CAS#以及WE#命令,PAR以及Alert_n用于错误检查,DBI_n用于数据总线倒转/翻转);
  • 新式节电特性(低能耗自动自刷新,温度控制刷新,细粒度刷新,数据总线倒转/翻转,CMD/ADDT延时/潜伏);

电路板设计:

  • 新式供电(VDD/VDDQ为1.2V电压,字线升压峰值(即VPP)为2.5V);
  • VrefDQ必须供给至DRAM内,而VrefCA由外部(如主板、显卡等)供给;
  • DQ脚位高电平终止使用伪开放汲极 I/O(不同于DDR3由中心脚位至VTT的CA脚位)
模块封装

DDR4有数种封装规格。

一种是288 PIN U-DIMM模块,与240 PIN的DDR2/DDR3 DIMM模块相近,供普通的台式机使用。每个PIN的之间的宽度极其接近(而每个PIN的宽度改为0.85毫米而非1.0毫米)以便符合标准的5¼英寸(133.35毫米)的DIMM模块宽度,标准的模块高度小幅增加到(31.25 mm/1.23 in而非30.35 mm/1.2 in)以使信号布线更容易,模块厚度也从1.0毫米增加到1.2毫米以容纳更多的信号层。

另有288 PIN的R-DIMM模块,供服务器主板使用,除PIN数量、更精确更精确的电气性能要求(但和U-DIMM一样是1.2V工作电压)、支持ECC以外,和U-DIMM相近,但和U-DIMM不能互用。

260 PIN的SO-DIMM(DDR3 SO-DIMM拥有204 PIN),每个PIN的宽度是0.5毫米(DDR3 SO-DIMM的为0.6毫米),模块整体长度由DDR3的67.6毫米增加到68.6毫米,但高度保持30毫米不变。

标签:

DDR,内存,DDR4
本词条内容不代表绝对权威,不保证其绝对准确,不对其立场和观点负责,仅供参考。
分享到:

词条信息

  • 最后编辑:
  • 浏览次数: 4565 次
  • 编辑次数: 1次 历史版本
  • 更新时间: 2015-04-04
  • 相关词条